輝達欲啟動 HBM 邏輯晶片自製加強掌控生態系，業者是否買單有待觀察

市場消息指出，繪圖晶片大廠輝達（NVIDIA）已啟動高頻寬記憶體（HBM）的邏輯晶片(Base Die)自行設計計畫。未來，無論所需的 HBM 要堆疊搭配何種品牌 DRAM 記憶體，其邏輯晶片都將採用輝達的自有設計方案。預計使用 3 奈米節點製程打造，最快將於 2027 年下半年開始試產。

根據工商時報的報導，目前HBM市場上，韓系SK海力士為領先廠商，其HBM的 Base Die過去都採用自製方案。然而，一旦HBM傳輸速度要提升至每秒10Gbps以上，Base Die的生產就必須依靠如台積電等晶圓代工廠的邏輯製程，包括12奈米或更先進節點。儘管相關供應鏈主導權目前仍掌握在SK海力士手中，但SK海力士也已透露未來將導入晶圓代工等級的邏輯製程於HBM 的Base Die中，藉以提升產品效能與能耗比。

對此，市場人士指出，記憶體廠商在複雜的Base Die IP與ASIC設計能力方面相對較弱。若HBM4要整合UCIe介面與GPU、CPU連結，在Base Die的設計上難度將大幅增加。因此，輝達此次自製Base Die的計畫，就被解讀為搶攻ASIC市場的策略，也希望藉由NVLink Fusion開放架構平台來提供客戶更多模組化選擇，進一步強化對整體生態系的掌控優勢。

目前，雖然輝達積極布局，SK海力士也已經率先向主要客戶提供新一代12層堆疊的HBM4樣品，並已經結合先進的MR-MUF封裝技術，容量可達36GB，頻寬更高達每秒突破2TB，相較前一代HBM3E帶寬提升逾60%，持續鞏固其在AI記憶體市場的領導地位。然而，市場人士認為，先前就是為了避免過度受制於輝達，必須承擔高價的GPU成本，這才使得ASIC市場逐漸蓬勃發展了起來。所以，輝達自行設計需要的HBM Base Die計畫，又會規到輝達旗下，接下來未必能獲得業者青睞，有機會完全改變ASIC的發展態勢。因此，整體發展情況還必須進一步的觀察。

總體而言，隨著輝達擬自製HBM的Base Die計畫的發展，以及SK海力士加速HBM4的量產，HBM4世代正邁向更高速、更高堆疊、更複雜封裝整合的新局面。HBM市場將迎來新一波的激烈競爭與產業變革。在此變革中，無論是會達或SK海力士合作夥伴仍都將是台積電，預計也將使得台積電成為其中最關鍵的受惠者。

(首圖來源：科技新報攝)

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